TSMC hield onlangs weer zijn jaarlijkse Technology Symposium op Schiphol in Amsterdam. De chipmaker presenteerde daar als vanouds de technieken die het bedrijf de komende jaren gaat inzetten om nog snellere en efficiëntere chips te produceren voor zijn klanten, waaronder bedrijven als AMD, Apple, Nvidia en Qualcomm vallen.
Dit jaar deelde TSMC voor het eerst details over zijn productieprocessen onder de 2nm. Het bedrijf zet ook hard in op chiplets en '3d-packaging', waarmee meerdere chips op elkaar gestapeld kunnen worden binnen één werkend geheel. Bovendien bouwt het een hoop nieuwe fabrieken om de vraag naar chips bij te kunnen benen, waaronder in Duitsland. Tweakers was aanwezig bij TSMC's Europese evenement en zet de aankondigingen uiteen.
Misschien wel de grootste aankondiging van TSMC's Technology Symposium van dit jaar, was die van zijn A16-procedé. Hiermee gaat de chipmaker voor het eerst de '2nm' voorbij: de 'A' staat voor ångström, wat neerkomt op 0,1nm. A16 wordt daarmee in de tweede helft van 2026 op de markt gebracht als een '1,6nm'-procedé.
A16 zal opnieuw gebruikmaken van de gate-all-aroundtransistors, ook wel nanosheets genoemd, die TSMC voor het eerst introduceert in zijn 2nm-familie. Anders dan finfets, bevatten deze siliciumkanaaltjes die aan alle vier de kanten worden omhuld door de gate. In de praktijk betekent dit dat nanosheettransistors betere controle hebben over de zogeheten kortekanaaleffecten. Zo kunnen transistors verder worden verkleind, zonder dat dingen als lekstromen voor problemen zorgen. Tweakers sprak eerder met Belgische onderzoeksinstelling imec over toekomstige transistorsoorten en hun voordelen, waarbij ook de nanosheettransistor uitgebreid aan bod kwam.
TSMC's A16-node brengt enkele grote wijzigingen met zich mee ten opzichte van de N2-procedés die het bedrijf daarvoor op de markt brengt. De grootste toevoeging is het gebruik van backsidepowerdelivery. De naam verklapt eigenlijk al wat dat inhoudt: het verplaatst de stroomvoorziening van chips van de voorkant naar de achterkant.
Dat brengt verschillende voordelen met zich mee ten opzichte van de huidige implementatie met stroomvoorziening aan de voorkant. Dat komt vooral door ruimtebesparing. Naast het stroomvoorzieningsnetwerk zitten ook de signaalverwerkingsverbindingen op de bovenkant van een chip. Naarmate transistors worden verkleind, zitten die twee elkaar steeds meer in de weg. Door de stroomvoorziening naar de achterkant te verplaatsen, komt aan de voorkant meer ruimte vrij voor signaalverwerkingsroutes. Zo kunnen chipmakers hun transistors nog verder verkleinen. Bovendien blijkt de stroomvoorziening aan de achterkant in het algemeen ook efficiënter.
Verschillende chipmakers werken aan hun implementatie van backsidepowerdelivery. Intel komt dit jaar nog met de PowerVia-techniek als onderdeel van zijn 20A-procedé. Ook Samsung wil dit op termijn gaan toepassen. Nu deelt dus ook TSMC meer details over zijn implementatie, die het Super Power Rails noemt.
Er zijn verschillende manieren om stroomnetwerken naar de achterkant van een chip te verplaatsen. Imec toonde eerder buried power rails, een relatief simpele implementatie waarbij het stroomvoorzieningsnetwerk aan de achterkant van de wafer wordt geplaatst. Deze worden vervolgens met losse stroomrails verbonden, die weer in verbinding staan met een standaardcel, oftewel een groepje transistors. Het nadeel daarvan is dat een klein deel van de stroomvoorziening nog steeds vanaf de bovenkant moet gebeuren. Intels implementatie, PowerVia, staat direct vanaf de zijkant in verbinding met de cel en heeft dus geen verbinding vanaf de bovenkant nodig. Dat zorgt voor meer ruimtevoordelen, maar gaat ook gepaard met een hogere complexiteit.
Met TSMC's Super Power Rails gaat de chipmaker naar eigen zeggen nog een stapje verder. Hiermee staat de stroomvoorziening vanaf de achterkant direct in verbinding met de individuele transistor zelf. Dat levert de meeste voordelen op het gebied van ruimtebesparing, maar het is ook de duurste en ingewikkeldste variant om te implementeren.
Dat maakt, samen met verdere verbeteringen in het A16-procedé, dat de nieuwe node volgens TSMC acht tot tien procent beter presteert dan N2P bij hetzelfde stroomgebruik. Als de prestaties hetzelfde blijven, is A16 zelfs vijftien tot twintig procent energiezuiniger. De transistordichtheid wordt met zeven tot tien procent opgehoogd. A16 wordt volgens TSMC, mede door het gebruik van Super Power Rails, een procedé dat gebruikt zal worden voor high-end chips, bijvoorbeeld voor datacenters, met complexe stroomvoorzieningsnetwerken.
Het bedrijf zal voor chipproductie op A16 nog niet overstappen op ASML's volgende generatie high-NA-machines. Kevin Zhang, senior vicepresident of business development bij TSMC, bevestigt dat tegenover onder andere Tweakers. "We maken voor A16 gebruik van nanosheets, net als op 2nm. Onze bestaande euv-tools zouden dat moeten ondersteunen. Wanneer high-NA een rol gaat spelen, hangt af van waar de optimale balans tussen techniek en economie zit", vertelt Zhang, doelend op de kosten die met high-NA gepaard gaan. "Ik hou van de mogelijkheden van high-NA, maar ik hou niet van het prijskaartje", grapt Zhang later. TSMC legt tijdens zijn evenement ook de nadruk op het belang van 'voorspelbaarheid' voor zijn klanten. Een te snelle introductie van high-NA is mogelijk geen goed idee.
Na A16 staat A14, oftewel 1,4nm, op de roadmap, zo bevestigt Kevin Zhang tegenover journalisten. TSMC deelt daar echter nog geen concrete details over. Het is niet bekend of deze node wél gebruik gaat maken van high-NA-euv. Ook is onduidelijk wanneer de A14-massaproductie begint. Aangezien A16 in de tweede helft van 2026 wordt geïntroduceerd, zal dat vermoedelijk ergens in 2027 of 2028 gebeuren.
TSMC deelt verder enkele nieuwe details over zijn 2nm-plannen. Het bedrijf had vorig jaar al meer details bekendgemaakt, maar komt nu met enkele updates. Zo is er een opvallende update: de eerdergenoemde backsidepowerdelivery zou al geïntroduceerd worden in de N2P-node, die op de planning stond voor 2026. Dat wordt nu opgeschoven naar A16, die overigens rond dezelfde tijd moet verschijnen. Het N2P-procedé komt nog wel beschikbaar, maar behoudt de stroomvoorziening aan de voorkant. Kevin Zhang geeft in reactie op vragen van Tweakers aan dat de introductie van backsidepowerdelivery is opgeschoven vanwege de geavanceerde implementatie waar het bedrijf voor heeft gekozen.
De Taiwanese chipmaker deelt daarnaast enkele nieuwe details over de komende 2nm-familie. Met de N2-procedés maakt TSMC voor het eerst gebruik van de eerdergenoemde nanosheettransistors. Die brengen, zoals gezegd, verschillende voordelen met zich mee die het mogelijk maken om transistors verder te verkleinen. Ze bieden echter nog een voordeel, dat chipontwerpers in staat stelt om hun processors beter te optimaliseren. De siliciumkanaaltjes van nanosheettransistors zijn namelijk 'flexibel'.
Door hun omvang kunnen chipmakers deze kanalen, die in verbinding staan met de source en drain, aanpassen wat breedte betreft. Brede kanalen presteren beter, maar gaan gepaard met een hoger stroomgebruik en mogelijk meer kortekanaaleffecten als lekstromen. Smallere kanalen gebruiken minder stroom en hebben een betere offstatecontrole, maar presteren wat minder goed.
TSMC gaat, samen met zijn N2-nodes, een NanoFlex-systeem introduceren. Dat stelt TSMC-klanten in staat om verschillende kanaaltjes te combineren op een enkele chip. Het maakt de N2-nodes beter te optimaliseren voor bepaalde doeleinden. Neem een Arm-soc voor smartphones als voorbeeld. Dergelijke chips bestaan vaak uit een combinatie van krachtige Big-cores en energiezuinige Little-cores. De snellere Big-cores kunnen met Nanoflex worden opgebouwd uit transistors met brede kanalen voor betere prestaties, terwijl de zuinige Little-cores gebruik kunnen maken van dunne kanaaltjes voor een betere efficiëntie. Een combinatie van dunne en brede kanalen kunnen snelheidsverbeteringen van 15 procent opleveren bij dezelfde transistordichtheid, claimt TSMC.
Verder komt TSMC met een nieuwe versie van zijn 4nm-procedé, genaamd N4C, oftewel N4 Compact. Deze node wordt gebaseerd op het bestaande N4P, maar zal volgens de chipmaker goedkoper te produceren zijn. De fabrikant bereikt dat door de 'standaardcellen' en het sram van N4C opnieuw te ontwerpen om het productieproces te versimpelen. Daarbij zijn minder maskers nodig om chips op N4C te produceren, waardoor de productiekosten worden verlaagd. Volgens de chipmaker gaat het om een kostenreductie van maximaal 8,5 procent.
TSMC deelt weinig concrete details over N4C. Het is bijvoorbeeld niet bekend wat de prestaties zijn ten opzichte van N4P, waarop de nieuwe node dus is gebaseerd. TSMC zegt wel dat 'alle ontwerpinfrastructuur' van N4P hergebruikt kan worden bij het ontwerpen van N4C-chips. Kevin Zhang bevestigt na vragen van Tweakers dat het mogelijk is om N4P-ontwerpen over te zetten naar het goedkopere N4C-procedé. De massaproductie op N4C begint volgend jaar.
Source: Tweakers.net